칩렛과 3D-IC의 딜레마 (신뢰성, 열-기계 스트레스, 표준화)

반도체 산업은 칩렛(Chiplet)과 3D-IC 아키텍처를 차세대 혁신 기술로 주목하고 있습니다. 그러나 데이터센터를 중심으로 빠르게 확산되는 이 기술들은 설계부터 패키징, 현장 운용에 이르기까지 모든 단계에서 근본적인 변화를 요구하고 있습니다. 비용 상승과 신뢰성 우려가 증가하는 가운데, 기존의 접근 방식만으로는 더 이상 한계를 극복하기 어려운 상황입니다.

칩렛 시대의 신뢰성 패러다임

Siemens EDA의 중앙 엔지니어링 솔루션 디렉터 Pratyush Kamal은 "신뢰성이 칩렛과 3D-IC의 가장 큰 과제"라고 강조합니다. 칩렛은 특정 수준의 결함률(defectivity), 신뢰성, 제약 조건을 기준으로 설계되는데, 문제는 단일 칩(monolithic chip) 방식에서 칩렛 방식으로 전환할 때 발생합니다. 예를 들어 10 DPPM(defective parts per million) 기준으로 설계된 단일 칩을 2개, 3개, 또는 4개의 칩렛으로 나누면, 각 칩렛이 개별적으로 패키지 내에서 고장날 수 있으며 패키지 자체도 새로운 고장 모드를 추가합니다. 이는 곧 각 칩렛이 매우 낮은 DPPM으로 설계되어야 전체 시스템이 목표 DPPM을 달성할 수 있음을 의미합니다. Kamal은 "2D 설계에 대한 근본적인 접근 방식 자체가 변경되어야 한다"고 지적합니다. 실제로 한 파운드리는 기본적인 NAND 게이트에서 대규모 실패를 경험했는데, 표준 셀(standard cell)에서 두 개의 트랜지스터가 직렬로 배치될 때 I/O와 전력 공급(power delivery)이라는 두 가지 연결 유형 중 어느 노드가 노이즈에 더 취약한지를 제대로 고려하지 못한 결과였습니다. 1,000개의 표준 셀 인스턴스가 다이 전체에 배치될 때, 각각은 매우 다른 컨텍스트를 경험합니다. 공정 복잡성이 증가함에 따라 로컬 및 글로벌 변동(variation)이 커지고 있으며, 회로 노드가 노이즈에 민감하지 않도록 보장하고 I/O 타이밍을 제어하는 것이 필수적입니다. 그러나 해당 파운드리는 전력 및 접지 공급을 표준 셀의 외부에 배치하고 I/O에 표준 연결을 사용해야 할 것을 정반대로 수행했습니다. 결과적으로 라이브러리 셀을 배치하고 배선(place-and-route)하려는 팀은 시그마 전체에서 타이밍을 마감할 수 없었습니다. 더욱이 Intel이 20nm(20A)부터 도입한 백사이드 전력 공급(backside power delivery)은 기존 디버깅 방식을 근본적으로 바꿉니다. 과거에는 실리콘이 작동하지 않을 때 IJTAG 인터페이스로 칩 내부를 살펴보고, 가정을 확인하기 위해 집속 이온 빔(FIB)을 사용해 실리콘 뒷면에서 회로를 수정했습니다. 그러나 백사이드 메탈이 있는 3D-IC 스택에서는 더 이상 FIB를 사용할 수 없습니다. Kamal은 "이제 실패는 옵션이 아니다"라며, 기본적인 이중화(redundancy) 개념을 보다 세밀한 수준으로 적용해야 한다고 강조합니다. 자동차(automotive) 분야에서 사용하는 듀얼 및 트리플 이중화, 락스텝 코어(lockstep cores) 같은 방식은 비용이 너무 높아, 3D-IC에서는 최적화된 이중화를 구현해야 합니다.

설계 방식	목표 DPPM	주요 과제
단일 칩 (Monolithic)	10 DPPM	공정 변동성, 타이밍 마감
칩렛 (2~4개)	각 칩렛 개별 저감 필요	패키지 고장 모드, 인터페이스 신뢰성
3D-IC 스택	극도로 낮은 수준 요구	백사이드 전력, FIB 불가, 최적화된 이중화

실무자의 관점에서 보면, 이러한 신뢰성 문제는 기술 논리를 넘어 경제적 타당성의 문제로 이어집니다. 2nm 이하 초미세 공정의 마스크 비용이 $20~30 million에 달하는 상황에서, 칩렛 기반 설계의 검증 비용과 EDA 툴 도입 비용은 중소 설계사는 물론 대형 파운드리에게도 막대한 부담입니다. 칩렛이 비용 절감을 가능케 한다는 주장은 대량 양산 규모가 확보되었을 때의 이야기일 뿐, 초기 투자 단계에서는 여전히 높은 진입장벽으로 작용합니다.

열-기계 스트레스와 패키징 복잡성

칩렛과 3D-IC의 가장 큰 변화 중 하나는 열-기계적 스트레스(thermal-mechanical stress)에 대한 집중적인 관심입니다. 이는 주로 서로 다른 재료의 열팽창 계수(CTE, coefficients of thermal expansion) 차이에서 비롯됩니다. Synopsys의 제품 마케팅 디렉터 Marc Swinnen은 "잘 알려진 신뢰성 문제들이 이전에는 관련이 없거나 패키지 수준으로만 여겨지던 새로운 신뢰성 문제들의 판도라 상자와 합쳐졌다"고 설명합니다. 단일 칩(monolithic design)에서는 패키징 담당자가 이를 검토했지만, 이제는 3D-IC의 플로어 플랜(floor planning) 단계에서 다뤄야 합니다. 칩렛과 3D-IC의 주요 신뢰성 문제는 기계적 휨(warpage)과 응력(stress)입니다. 휨은 기계적 균열(cracking)로 이어질 수 있으며, 응력은 장기적인 고장을 유발할 뿐만 아니라 전기적 특성도 변화시킵니다. Swinnen은 "트랜지스터는 원하는 특성을 얻기 위해 의도적으로 응력을 내장하여 제조되므로, 응력이 설계에 낯선 것은 아니다"라며, "하지만 외부 응력은 트랜지스터의 전기적 특성을 변화시킨다"고 강조합니다. EDA 기업들은 현재 파운드리와 협력하여 응력이 전자 성능에 미치는 영향을 이해하고 있습니다. 응력 계산과 그것이 전기적 특성에 미치는 영향을 연결하는 루프는 아직 완전히 닫히지 않은 상태입니다. 칩렛을 조립할 때는 칩들을 서로 겹쳐 본드(bond)가 접착되도록 눌러야 하며, 제조 과정에서 외부로부터의 기계적 응력이 발생합니다. 한 파운드리와의 논의에서 Swinnen은 "칩들을 함께 조립하고 서로 눌러 작은 솔더 범프(solder bumps)를 함께 압착하는 데 필요한 힘은 크지 않지만, 그것이 백만 개일 때는 상당한 압력이 된다"고 전했습니다. 또한 칩은 오목한 형태로 일정량 구부러질 수 있지만, 볼록하게 구부러져서는 안 됩니다. 따라서 내생적 열-기계 응력뿐만 아니라 외부 응력도 고려해야 합니다. 여기에 열 사이클링(thermal cycling), 박리(delamination) 문제, 본드의 균열이 추가됩니다. 이러한 작은 본드들은 매우 작지만 엄청난 전류를 전달하기 때문에 신뢰성 문제가 됩니다. 3D-IC는 관통 실리콘 비아(TSV, through-silicon vias) 연결과 같은 추가적인 과제를 안고 있습니다. Swinnen은 "이제 완성되면 칩만이 아니라 전체 시스템이며, 이것이 정말 복잡한 문제가 된다"며, 정전기 방전(ESD, electrostatic discharge) 경로가 여러 칩렛을 통과해야 하는 경우 그 경로가 안전한지 어떻게 검증할 것인지를 질문합니다. Cadence의 수석 엔지니어 Moshiko Emmer는 다이-투-패키지(die-to-package) 방법론과 기술이 여전히 진화 중이라고 지적합니다. "과거에는 모든 패키지에 하나의 실리콘 다이만 있었고, 분할 정복(divide-and-conquer) 접근 방식의 일환으로 SoC 다이 세계와 패키지 세계가 완전히 분리되어 있었습니다. SoC 아키텍트, 설계자, 검증 엔지니어, 물리 설계자 등은 모두 SoC 내부의 모든 것에 집중했고, 패키지 작업은 그 이후에만 진행되었습니다." 하지만 칩렛의 세계는 이를 완전히 바꾸고 있습니다. 다이가 테이프아웃(tapeout)에 이르고, 패키지는 테이프아웃에 매우 가까운 시점에서 시작하여 그 이후에도 계속되는 완전히 분리된 프로세스는 이제 통합되어야 합니다. 실무적으로, 본딩 기술의 미성숙과 수율의 불확실성은 여전히 '도박'에 가깝습니다. 나노미터 단위의 정밀도로 이종 칩을 접합하고 안정적인 수율을 확보하는 것은 파운드리 로직, 메모리, 아날로그 IP가 복합적으로 얽히는 구조에서 더욱 어려워집니다. 서로 다른 생태계의 기술이 유기적으로 결합되어야 하는 과정에서 발생하는 공정 간 간섭과 책임 소재의 불분명함은 개발 난도를 기하급수적으로 높입니다.

표준화의 역설과 칩렛 마켓플레이스의 과제

여러 칩렛으로 설계할 때, 패키징 고려사항은 아키텍처 및 계획 단계, 즉 기존 SoC 프로젝트 수명주기에 비해 매우 초기에 고려되어야 합니다. Emmer는 "여러 칩렛으로 구축하려는 시스템을 볼 때, 첫째, 더 큰 시스템을 구축할 수 있고, 동일한 패키지에 더 많은 실리콘을 가져올 수 있다"고 설명합니다. 엣지 디바이스용으로 무언가를 하려면 특정 신뢰성 고려사항을 충족해야 하며, 데이터센터나 인프라 세계를 위한 것이라면 다른 측면이 있습니다. 칩렛으로 구축된 시스템을 설계할 때, 칩렛이 성숙한 공정 노드에 있든 최신 공정 기술에 있든 관계없이, 일반적으로 이들의 혼합을 볼 수 있습니다. 구성 요소를 칩렛 간에 어떻게 분배할지뿐만 아니라, 이러한 칩렛을 어떻게 통합할지도 고려해야 합니다. 칩렛 통합에는 여러 옵션이 있습니다. 유기 기판(organic substrate)을 통한 단순한 통합, UCIe 같은 표준 패키징 통합이 가능하며, 인터포저(interposer)나 브리지(bridge)를 사용한 고급 통합, 하이브리드 본딩(hybrid bonding)을 통한 나란히 또는 적층 다이 방식도 있습니다. Emmer는 "칩렛과 관련하여, 특히 이 세계가 여전히 새롭게 등장하고 있고 모든 개발이 진행 중이므로, 모든 것이 완전히 생산 중이고 작은 발전만 보이는 성숙한 기술이 아니다"라며, "여전히 매우 높은 경사(gradient) 시기에 있다"고 말합니다. 연결 부분과 신호를 전송하는 데 사용하는 실제 재료 모두에서 신뢰성을 관리해야 하는 새로운 요소들이 있습니다. RDL 인터포저(RDL interposer)를 예로 들면, 이는 새로운 것이며 신호가 어떻게 전파되는지, 신뢰성에 미치는 영향은 무엇인지 고려해야 합니다. 설계가 매우 근소하게 사양을 충족하는 경우도 있습니다. 실리콘이 돌아온 후, 패키징 후에 테스트를 수행하고 통과했다고 나타나도, 칩이 현장에서 여전히 고장날 수 있습니다. Emmer는 "시스템이 더 문제가 되면서, 과거처럼 경계 사양만 사용하는 것이 아니라 패키지 수준 분석을 수행할 때 다이의 내부 정보도 포함해야 한다"고 강조합니다. 두 칩렛이 나란히 통합되면 신호가 통과해야 하는 거리가 확장됩니다. UCIe 인터페이스를 예로 들면, 이는 두 다이를 연결하는 나란히 연결입니다. 다이들이 그 위에 있지 않고, 그들 사이의 거리가 0이 아닙니다. 인터포저가 있고, 그들을 연결하는 중간에 어떤 인터페이스가 있습니다. UCIe에서는 그 연결이 최대 25밀리미터까지 가능합니다. 따라서 칩 수준에서 마이크론 단위에서 다이-투-다이 수준에서 밀리미터 단위로 이동하는 것을 생각해야 합니다. 이 신호는 신뢰할 수 있고 면역성이 유지되어야 합니다. 시스템을 구축하기 전에 전체 시스템을 테스트하거나 시뮬레이션할 수 있어야 합니다. 그렇지 않으면 작동을 보장할 수 없습니다. 5년 또는 10년 후를 보면, 칩렛 마켓플레이스(chiplet marketplace)에서 칩렛을 선반에 올려놓고 누군가가 그것을 구매하여 시스템에 통합할 수 있다는 이야기가 있습니다. 이 모든 것은 지정되어야 합니다. 칩렛의 경계는 지정되어야 하는데, 누가 어떤 패키지에서 어떤 다른 구성 요소와 함께 통합할지 알 수 없기 때문입니다. 이 모든 것은 정의되고 표준화되어야 하며, 현재로서는 이에 대한 표준화가 없습니다.

통합 방식	기술	주요 특징
기본 통합	유기 기판, UCIe	표준 패키징, 상대적으로 간단
고급 통합	인터포저, 브리지	더 복잡한 신호 경로, RDL 인터포저
3D 통합	하이브리드 본딩, TSV	나란히/적층, 최대 25mm 연결 거리

여기서 가장 역설적인 지점은 표준화와 기업 정체성의 충돌입니다. UCIe와 같은 인터페이스 표준화는 호환성을 높여주지만, 동시에 각 기업이 수십 년간 쌓아온 고유의 최적화 노하우와 아키텍처적 변별력을 희석시킵니다. 모두가 같은 규격의 '레고 블록'을 만든다면, 시장에서 독보적인 가치를 어떻게 증명할 것인가? 표준화가 진행될수록 기술적 진입장벽은 낮아질지 모르나, 역설적으로 기업의 정체성과 수익성은 하향 평준화될 우려가 있습니다. 실무자 입장에서 표준화는 양날의 검이며, 이는 칩렛 마켓플레이스의 성공을 위해 반드시 해결해야 할 과제입니다. 칩렛과 3D-IC는 반도체 산업에 유연성과 확장성을 제공할 잠재력을 가지고 있으나, 신뢰성, 통합, 표준화와 관련된 복잡한 과제들이 개발 초기 단계부터 신중하게 다뤄져야 합니다. 패키징과 인터페이스 표준의 발전은 고무적이지만, 비용과 인터페이스 IP에 대한 지속적인 우려는 산업 전체의 협력과 혁신이 필요함을 시사합니다. 궁극적으로 칩렛 기반 시스템의 성공은 기술적 진보와 실무적 해법 사이의 균형을 찾는 데 달려 있으며, 공정의 불확실성과 투자 대비 수익에 대한 냉정한 해답이 선행되어야 할 것입니다.

자주 묻는 질문 (FAQ)

Q. 칩렛(Chiplet) 방식이 단일 칩(Monolithic) 방식보다 비용이 더 저렴한가요?

A. 대량 양산 규모가 확보되면 칩렛 방식이 비용 절감 효과를 가져올 수 있습니다. 그러나 초기 설계 및 검증 단계에서는 EDA 툴 도입, 패키징 복잡성, 백사이드 전력 공급(BSPDN) 같은 고난도 기술 도입에 따른 매몰 비용이 매우 높아, 중소 설계사나 초기 프로젝트에서는 오히려 부담이 클 수 있습니다. 마스크 비용만 $20~30 million에 달하는 2nm 이하 공정에서는 경제적 타당성을 신중히 검토해야 합니다.

 

Q. 3D-IC에서 백사이드 전력 공급(Backside Power Delivery)이 왜 중요한가요?

A. 백사이드 전력 공급은 Intel이 20nm(20A)부터 도입한 기술로, 칩의 뒷면에서 전력을 공급함으로써 전면의 신호 배선 공간을 확보하고 전력 효율을 높입니다. 그러나 이 기술은 기존의 집속 이온 빔(FIB) 디버깅 방식을 불가능하게 만들어, 초기 설계 단계에서 극도로 낮은 DPPM을 목표로 하고 최적화된 이중화(Redundancy) 전략을 구현해야 합니다. 실패는 더 이상 옵션이 아니기 때문입니다.

 

Q. UCIe 표준화가 칩렛 산업에 어떤 영향을 미치나요?

A. UCIe(Universal Chiplet Interconnect Express)는 서로 다른 제조사의 칩렛을 호환 가능하게 연결하는 인터페이스 표준입니다. 이를 통해 칩렛 마켓플레이스의 실현 가능성이 높아지지만, 동시에 각 기업의 고유한 최적화 기술과 아키텍처적 차별성을 희석시킬 수 있습니다. 표준화는 진입장벽을 낮추지만, 모두가 동일한 규격을 따르면 기업 간 경쟁력이 하향 평준화될 우려도 존재하므로, 표준 준수와 독창성 유지 사이의 균형이 중요합니다.

 

Q. 열-기계 스트레스(Thermal-Mechanical Stress)는 어떻게 관리하나요?

A. 열-기계 스트레스는 서로 다른 재료의 열팽창 계수(CTE) 차이로 인해 발생하며, 칩의 휨(Warpage)과 균열(Cracking)을 초래할 수 있습니다. 이를 관리하기 위해서는 EDA 툴을 통한 정밀한 응력 분석(Stress Analysis), 재료 선택 최적화, 그리고 제조 과정에서의 외부 기계적 압력 모델링이 필요합니다. 또한 Synopsys와 Cadence 같은 EDA 기업들은 파운드리와 협력하여 응력이 전기적 특성에 미치는 영향을 연구하고 있으며, 아직 완전히 해결되지 않은 과제로 남아 있습니다.

 

 [출처] Chiplets And 3D-ICs Add New Electrical And Mechanical Challenges / Semiconductor Engineering: https://semiengineering.com/chiplets-and-3d-ics-add-new-electrical-and-mechanical-challenges/